章节1: 数字芯片验证通识 课时1 视频 数字芯片设计流程 43:12 可课时2 视频 正确认识芯片验证 62:09 可课时3 视频 手把手教你芯片开发Linux开发环境虚拟机安装 36:30 可课时4 视频 上手操作一个简单的数字芯片验证过程 35:13课时5 视频 数字芯片验证研发流程（上） 73:52课时6 视频 数字芯片验证研发流程(下) 45:50课时7 视频 Linux基础Vi编辑基础知识 41:50课时8 视频 Linux平台Shell常用操作和Gvim编辑器实操 36:50章节2: Verilog HDL入门课时9 视频 Verilog HDL模块（module）认知 47:00课时10 视频 Verilog HDL设计assign语句 36:30课时11 视频 Verilog HDL设计assign语句实操 53:27课时12 视频 Verilog HDL设计always语句 37:17课时13 视频 Verilog HDL设计always语句实操 48:50课时14 视频 第14讲Verilog HDL建模方式 48:12课时15 视频 第15讲Verilog HDL其他常见语法 38:34课时16 视频 第16讲Verilog HDL代码风格 46:00课时17 视频 第17讲高性能数字电路设计基础 28:47课时18 视频 第18讲数字电路设计复位与毛刺消除 66:03课时19 视频 第19讲数字电路设计状态机（上） 47:58课时20 视频 第20讲数字电路设计状态机（下） 45:12课时21 视频 数字电路设计时钟与时序 53:13课时22 视频 第22讲数字电路设计异步时钟 50:01课时23 视频 第23讲数字电路设计握手协议 49:33课时24 视频 第24讲数字电路设计FIFO设计 45:46课时25 视频 数字电路设计低功耗设计概述 45:06课时26 视频 System Verilog数据类型 45:59课时27 视频 System Verilog数据类型实操演示 27:41课时28 视频 System Verilog面向对象特性 51:50课时29 视频 System Verilog面向对象特性实操演示 28:06课时30 视频 System Verilog的仿真调度机制 29:41课时31 视频 System Verilog随机和约束 45:44课时32 视频 System Verilog随机和约束 实操 29:00课时33 视频 System Verilog的断言 48:20课时34 视频 System Verilog的断言实操 37:49课时35 视频 System Verilog的覆盖率 45:06课时36 视频 System Verilog的覆盖率实操 35:55课时37 视频 System Verilog的进程和通信（线程、信箱、旗语） 55:48课时38 视频 System Verilog的进程和通信——实操 43:33课时39 视频 System Verilog验证平台初识 20:53课时40 视频 验证平台实例操作——从0到1的过程 33:11课时41 视频 验证平台实例操作——SV激励发送和结果检查 28:42课时42 视频 验证平台实例操作——SV的覆盖率如何写 29:57课时43 视频 验证平台实例操作——class封装组件 20:13课时44 视频 什么是UVM 43:20课时45 视频 认识UVM的各个组件 38:13课时46 视频 UVM验证平台——Driver的建立 54:51课时47 视频 UVM验证平台——interface的加入 27:01课时48 视频 UVM验证平台——Transaction的加入 24:11课时49 视频 UVM验证平台——Env的加入 28:37课时50 视频 UVM验证平台——monitor的加入 22:20课时51 视频 UVM验证平台——Agent组件的加入 33:33课时52 视频 UVM验证平台——rm和scoreboard的加入 52:46课时53 视频 UVM验证平台——rm和sb的实操 32:20课时54 视频 UVM验证平台——Sequencer和Sequence的加入 38:53课时55 视频 UVM验证平台——Sequencer和Sequence的实操 31:12课时56 视频 UVM验证平台——test_case加入验证平台 30:25课时57 视频 UVM验证平台——test_case实操 30:10课时58 视频 UVM的Factory机制 45:12课时59 视频 UVM的Config机制 35:12课时60 视频 UVM的通信方式 46:51
